Added code generation for :
- TEST immediate - register versions of NOT and NEG - fixed shift versions of SHL, SHR and SAR - MOVZX and MOVSX - LEA - CMP with memory destination - JL, JNL, JLE, JNLE, JBE, JNBE
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@ -277,3 +277,159 @@ static uint32_t ropXOR_EAX_imm(uint8_t opcode, uint32_t fetchdat, uint32_t op_32
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return op_pc + 4;
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}
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static uint32_t ropF6(uint8_t opcode, uint32_t fetchdat, uint32_t op_32, uint32_t op_pc, codeblock_t *block)
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{
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x86seg *target_seg;
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int host_reg, imm_reg;
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uint8_t imm;
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switch (fetchdat & 0x38)
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{
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case 0x00: /*TEST b,#8*/
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if ((fetchdat & 0xc0) == 0xc0)
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{
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host_reg = LOAD_REG_B(fetchdat & 7);
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imm = (fetchdat >> 8) & 0xff;
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}
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else
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{
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target_seg = FETCH_EA(op_ea_seg, fetchdat, op_ssegs, &op_pc, op_32);
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imm = fastreadb(cs + op_pc + 1);
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STORE_IMM_ADDR_L((uintptr_t)&oldpc, op_old_pc);
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MEM_LOAD_ADDR_EA_B(target_seg);
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||||
host_reg = 0;
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}
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||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_ZN8);
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||||
AND_HOST_REG_IMM(host_reg, imm);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, host_reg);
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||||
RELEASE_REG(host_reg);
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return op_pc + 2;
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case 0x10: /*NOT b*/
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if ((fetchdat & 0xc0) != 0xc0)
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return 0;
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host_reg = LOAD_REG_B(fetchdat & 7);
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||||
XOR_HOST_REG_IMM(host_reg, 0xff);
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||||
STORE_REG_B_RELEASE(host_reg);
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||||
return op_pc + 1;
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||||
case 0x18: /*NEG b*/
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if ((fetchdat & 0xc0) != 0xc0)
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return 0;
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imm_reg = LOAD_REG_IMM(0);
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||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_SUB8);
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host_reg = LOAD_REG_B(fetchdat & 7);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op1, imm_reg);
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SUB_HOST_REG_B(imm_reg, host_reg);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op2, host_reg);
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||||
STORE_REG_TARGET_B_RELEASE(imm_reg, fetchdat & 7);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, imm_reg);
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return op_pc + 1;
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}
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return 0;
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}
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static uint32_t ropF7_w(uint8_t opcode, uint32_t fetchdat, uint32_t op_32, uint32_t op_pc, codeblock_t *block)
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{
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x86seg *target_seg;
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int host_reg, imm_reg;
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uint16_t imm;
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switch (fetchdat & 0x38)
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{
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case 0x00: /*TEST w,#*/
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if ((fetchdat & 0xc0) == 0xc0)
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{
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host_reg = LOAD_REG_W(fetchdat & 7);
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imm = (fetchdat >> 8) & 0xffff;
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}
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else
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{
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target_seg = FETCH_EA(op_ea_seg, fetchdat, op_ssegs, &op_pc, op_32);
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imm = fastreadw(cs + op_pc + 1);
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||||
STORE_IMM_ADDR_L((uintptr_t)&oldpc, op_old_pc);
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||||
MEM_LOAD_ADDR_EA_W(target_seg);
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||||
host_reg = 0;
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}
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||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_ZN16);
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||||
AND_HOST_REG_IMM(host_reg, imm);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, host_reg);
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||||
RELEASE_REG(host_reg);
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||||
return op_pc + 3;
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||||
case 0x10: /*NOT w*/
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if ((fetchdat & 0xc0) != 0xc0)
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return 0;
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host_reg = LOAD_REG_W(fetchdat & 7);
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||||
XOR_HOST_REG_IMM(host_reg, 0xffff);
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||||
STORE_REG_W_RELEASE(host_reg);
|
||||
return op_pc + 1;
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||||
case 0x18: /*NEG w*/
|
||||
if ((fetchdat & 0xc0) != 0xc0)
|
||||
return 0;
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||||
imm_reg = LOAD_REG_IMM(0);
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||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_SUB16);
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host_reg = LOAD_REG_W(fetchdat & 7);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op1, imm_reg);
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||||
SUB_HOST_REG_W(imm_reg, host_reg);
|
||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op2, host_reg);
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||||
STORE_REG_TARGET_W_RELEASE(imm_reg, fetchdat & 7);
|
||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, imm_reg);
|
||||
return op_pc + 1;
|
||||
}
|
||||
|
||||
return 0;
|
||||
}
|
||||
static uint32_t ropF7_l(uint8_t opcode, uint32_t fetchdat, uint32_t op_32, uint32_t op_pc, codeblock_t *block)
|
||||
{
|
||||
x86seg *target_seg;
|
||||
int host_reg, imm_reg;
|
||||
uint32_t imm;
|
||||
|
||||
switch (fetchdat & 0x38)
|
||||
{
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||||
case 0x00: /*TEST l,#*/
|
||||
if ((fetchdat & 0xc0) == 0xc0)
|
||||
{
|
||||
host_reg = LOAD_REG_L(fetchdat & 7);
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||||
imm = fastreadl(cs + op_pc + 1);
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||||
}
|
||||
else
|
||||
{
|
||||
target_seg = FETCH_EA(op_ea_seg, fetchdat, op_ssegs, &op_pc, op_32);
|
||||
imm = fastreadl(cs + op_pc + 1);
|
||||
STORE_IMM_ADDR_L((uintptr_t)&oldpc, op_old_pc);
|
||||
MEM_LOAD_ADDR_EA_L(target_seg);
|
||||
host_reg = 0;
|
||||
}
|
||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_ZN32);
|
||||
AND_HOST_REG_IMM(host_reg, imm);
|
||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, host_reg);
|
||||
RELEASE_REG(host_reg);
|
||||
return op_pc + 5;
|
||||
|
||||
case 0x10: /*NOT l*/
|
||||
if ((fetchdat & 0xc0) != 0xc0)
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||||
return 0;
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||||
host_reg = LOAD_REG_L(fetchdat & 7);
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||||
XOR_HOST_REG_IMM(host_reg, 0xffffffff);
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||||
STORE_REG_L_RELEASE(host_reg);
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||||
return op_pc + 1;
|
||||
|
||||
case 0x18: /*NEG l*/
|
||||
if ((fetchdat & 0xc0) != 0xc0)
|
||||
return 0;
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||||
imm_reg = LOAD_REG_IMM(0);
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||||
STORE_IMM_ADDR_L((uint32_t)&flags_op, FLAGS_SUB32);
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host_reg = LOAD_REG_L(fetchdat & 7);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op1, imm_reg);
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||||
SUB_HOST_REG_L(imm_reg, host_reg);
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||||
STORE_HOST_REG_ADDR((uint32_t)&flags_op2, host_reg);
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||||
STORE_REG_TARGET_L_RELEASE(imm_reg, fetchdat & 7);
|
||||
STORE_HOST_REG_ADDR((uint32_t)&flags_res, imm_reg);
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||||
return op_pc + 1;
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}
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return 0;
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}
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